Implementación en FPGA de algoritmo para análisis parasitario
DOI:
https://doi.org/10.37537/rev.elektron.6.1.149.2022Palabras clave:
Análisis Parasitario, Procesamiento de Imágenes, HLS, FPGAResumen
Un control parasitario eficiente permite reducir pérdidas significativas en la agroindustria. Los métodos actuales con los que se realiza este tipo de controles imponen costos y demoras. Por ello, se propone el desarrollo de un dispositivo portátil que automatice esta tarea. En este trabajo se presenta la implementación hardware de un algoritmo de conteo automático de huevos de parásitos utilizando síntesis de alto nivel. Los resultados demuestran la factibilidad de la implementación, con un 87% de precisión operando a una tasa de hasta de 65 frames por segundo y una ocupación de LUTs menor al 45%, considerando dos kits comerciales (PYNQ-Z1 y ULTRA96V2).Descargas
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