Revista Elektron, Vol. 10, No. 1, pp. 33–40 (2026)
https://doi.org/10.37537/rev.elektron.10.1.226.2026
Original Article
Plataforma experimental para estudio del efecto de
PRNGs en sistemas ADC Time-Interleaved
aleatorios
Experimental Platform for Studying the Effect of PRNGs in Random Time-Interleaved ADC Systems
Ezequiel Rodriguez
∗†
, Matias Medina
∗†
, Lucas A. Rabioglio
∗†
, Celeste Cebedio
∗†
, L. De Micco
∗†‡
∗
Instituto de Investigaciones Cient
´
ıficas y Tecnol
´
ogicas en Electr
´
onica (ICYTE)
†
Facultad de Ingenier
´
ıa, Universidad Nacional de Mar del Plata (FI–UNMdP)
‡
Consejo Nacional de Investigaciones Cient
´
ıficas y T
´
ecnicas (CONICET)
Argentina
{edrodriguez, mmedina, lucas.rabioglio, celestecebedio, ldemicco}@fi.mdp.edu.ar
Received: 2025-12-25 ; Accepted: 2025-03-09
Resumen—Este trabajo describe el dise
˜
no e implementaci
´
on
de un banco de prueba experimental orientado a analizar el
efecto que la aleatoriedad de las secuencias de selecci
´
on de
canal, ejerce sobre el Rango Din
´
amico Libre de Espurias (SFDR,
Spurious-Free Dynamic Range) en arquitecturas de muestreo
time-interleaved.
El sistema est
´
a compuesto por la l
´
ogica de control
implementada en una FPGA DE0-Nano, junto con una interfaz
de PC que permite enviar a la placa secuencias pseudoaleatorias
generadas por el usuario y controlar la cantidad de muestras
adquiridas. Adem
´
as, se desarrolla en VHDL la estructura
necesaria para almacenar las muestras en la memoria SDRAM
integrada en la DE0-Nano y realizar parte del procesamiento
de datos. En conjunto, este banco de prueba constituye una
plataforma eficiente para la evaluaci
´
on del SFDR.
Palabras clave: FPGA; VHDL; SFDR; PRNG; Time-
Interleaving.
Abstract—This work presents the design and implementation
of an experimental test platform aimed at analyzing how
the randomness of channel-selection sequences affects the
Spurious-Free Dynamic Range (SFDR) in time-interleaved
sampling architectures.
The system is composed of the control logic implemented on
a DE0-Nano FPGA, together with a PC interface that allows
users to upload pseudo-random sequences to the acquisition
board and configure the number of samples to be captured.
In addition, the required VHDL structures are developed to
store the samples in the on-board SDRAM memory of the
DE0-Nano and to perform part of the data processing. Together,
this test platform provides an efficient tool for evaluating SFDR.
Keywords: FPGA; VHDL; SFDR; PRNG; Time-Interleaving.
I. INTRODUCCI
´
ON
La demanda de velocidades, cada vez mayores, para la
adquisici
´
on de se
˜
nales en diversos
´
ambitos de la electr
´
onica
dio lugar al desarrollo de diversas t
´
ecnicas aplicadas a los
esquemas de adquisici
´
on y muestreo. Entre las t
´
ecnicas
m
´
as destacadas y novedosas, se encuentra la t
´
ecnica Time-
Interleaving [1].
La t
´
ecnica Time-Interleaving permite aumentar la velo-
cidad de operaci
´
on de sistemas de adquisici
´
on de se
˜
nales
mediante el uso paralelo de m
´
ultiples ADCs id
´
enticos. Cada
ADC recibe se
˜
nales de reloj desfasadas y se activa de manera
alternada, logrando una frecuencia de muestreo mayor que la
de cada conversor individual.
El problema de esta t
´
ecnica radica en la introducci
´
on de
distorsi
´
on en la se
˜
nal muestreada, debido a que los ADCs
no son exactamente id
´
enticos. Los errores de desajuste de
cada ADC (error temporal (jitter), error de offset de amplitud
y error de ganancia) generan variaciones en la toma de
muestras [2]. Estas variaciones, repetidas peri
´
odicamente
debido a la selecci
´
on alternada de los conversores, producen
tonos interferentes en el espectro, que disminuyen el SFDR
(Spurious-Free Dynamic Range).
En este contexto, investigaciones recientes en arquitecturas
time-interleaved muestra un marcado avance en el desarrollo
de t
´
ecnicas de calibraci
´
on digital orientadas a compensar los
desajustes entre canales y mejorar el desempe
˜
no din
´
amico
del sistema. En [3] se presenta un esquema de calibraci
´
on
digital completamente integrado en chip capaz de suprimir
tonos de desajuste en convertidores basados en tiempo de
m
´
ultiples canales, mientras que en [4] se propone una t
´
ecnica
feedforward basada en la correlaci
´
on entre canales y en la
propiedad de conjugaci
´
on de los espurios, logrando mejoras
significativas en m
´
etricas como SNDR y SFDR mediante una
arquitectura de correcci
´
on coarse–fine. De forma comple-
mentaria, enfoques totalmente digitales basados en filtrado
adaptativo han sido explorados en [5], donde se emplean
aproximaciones FIR de primer orden para la compensaci
´
on
de errores temporales. Asimismo, en el
´
ambito de receptores
de comunicaciones digitales, el trabajo de [6] demuestra
experimentalmente un m
´
etodo de calibraci
´
on basado en re-
ISSN 2525-0159
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Original Article
tropropagaci
´
on del error aplicable a ADCs intercalados de
banda ancha. La evoluci
´
on de estas arquitecturas tambi
´
en se
evidencia en implementaciones f
´
ısicas de alta velocidad y
bajo consumo, como el ADC SAR de 4 GS/s reportado en [7].
En conjunto, estos desarrollos reflejan que la problem
´
atica de
desajustes en ADCs time-interleaved contin
´
ua siendo un
´
area
activa de investigaci
´
on, donde coexisten enfoques de calibra-
ci
´
on digital, optimizaci
´
on arquitect
´
onica e implementaci
´
on
f
´
ısica. Dentro de estas estrategias, la randomizaci
´
on en la
selecci
´
on de canales se presenta como una alternativa parti-
cularmente atractiva, al permitir la dispersi
´
on espectral de los
tonos espurios sin requerir complejos esquemas de estimaci
´
on
o correcci
´
on expl
´
ıcita [8], [9]. Esta t
´
ecnica consiste en elegir
aleatoriamente el conversor que se activa en cada ciclo de
reloj, lo que dispersa espectralmente el tono interferente y
mejora el SFDR global del sistema.
Por otro lado, el generador de secuencias pseudoaleatorias
(PRNG) empleado puede influir significativamente en el
resultado. Las propiedades estad
´
ısticas de cada PRNG (como
la longitud de per
´
ıodo, la uniformidad de la distribuci
´
on o la
correlaci
´
on entre muestras consecutivas) afectan la distribu-
ci
´
on espectral del ruido introducido por la aleatorizaci
´
on y,
en consecuencia, el nivel de distorsi
´
on residual.
En este contexto, resulta fundamental estudiar sistem
´
ati-
camente c
´
omo distintos PRNG modulan el comportamiento
del sistema. Un banco de pruebas experimental permite
caracterizar y comparar estos generadores en t
´
erminos de
SFDR y distorsi
´
on total, proporcionando evidencia emp
´
ırica
para optimizar la selecci
´
on de secuencias en arquitecturas
time-interleaved.
Este trabajo propone una actualizaci
´
on y optimizaci
´
on de
un banco de prueba experimental previamente desarrollado
en [10], [11], en el cual se dise
˜
n
´
o una placa de adquisi-
ci
´
on basada en la t
´
ecnica de Time-Interleaving, integrada
por cuatro ADCs, una etapa de adecuaci
´
on de la se
˜
nal y
l
´
ogica de control mediante la FPGA. En el banco de prueba
original, el sistema estaba limitado a utilizar
´
unicamente
los generadores pseudoaleatorios implementados dentro de
la FPGA, por lo que no era posible inyectar secuencias
pseudoaleatorias externas, como las generadas desde una
PC. En esta nueva implementaci
´
on, se redise
˜
na la l
´
ogica de
control de la FPGA, incorporando la capacidad de recibir
secuencias PRNG generadas desde la PC, aumentando la
cantidad de muestras a tomar y automatizando las mediciones
a partir de la interfaz gr
´
afica. El banco se compone de una
interfaz gr
´
afica portable en PC que permite la comunicaci
´
on
con la FPGA para ajustar la adquisici
´
on y graficar la se
˜
nal en
el tiempo y el espectro de potencia. Por otro lado, la l
´
ogica
de control en la FPGA tambi
´
en se encarga de almacenar las
muestras en una memoria SDRAM (IS42S16160G) externa
al chip, ubicada en la placa de desarrollo DE0-Nano [12].
Finalmente, el trabajo propone mejoras adicionales para el
dise
˜
no de una nueva placa de adquisici
´
on.
II. ARQUITECTURA GENERAL DEL SISTEMA
El banco de pruebas desarrollado, que se muestra en la
Fig. 1, se basa en una arquitectura de adquisici
´
on Time-
Interleaving controlada por una FPGA Intel Cyclone IV E
(EP4CE22F17C6N-7TLA1), integrada en la placa de desarro-
llo DE0-Nano. Esta plataforma experimental permite analizar
el efecto de distintos PRNG y se organiza en varios m
´
odulos
funcionales que facilitan la adquisici
´
on, el procesamiento y
el control de los datos.
En particular, el sistema se compone de tres m
´
odulos
principales: el control digital en FPGA, la etapa anal
´
ogica de
adquisici
´
on y el entorno de control en la PC. La DE0-Nano,
gestiona la sincronizaci
´
on de muestreo, la comunicaci
´
on
UART con la PC y el control de la memoria SDRAM.
El bloque de control, implementado en VHDL, in-
corpora la l
´
ogica de selecci
´
on aleatoria de ADCs,
la administraci
´
on de tiempos de lectura/escritura y la
sincronizaci
´
on entre los relojes internos del sistema
(60 MHz y 120 MHz). Adem
´
as, se a
˜
nade un buffer
de 512 posiciones para compatibilizar los tiempos de
escritura de la SDRAM, evitando p
´
erdidas de datos
durante los ciclos de refresco din
´
amico.
La etapa anal
´
ogica de la placa de adquisici
´
on incluye
cuatro ADCs dispuestos en topolog
´
ıa Time-Interleaved,
junto con un bloque de adecuaci
´
on y filtrado.
La interfaz gr
´
afica de control en la PC se desarrolla en
Python/PyQt5 y permite configurar los par
´
ametros de
adquisici
´
on, enviar la secuencia pseudoaleatoria desde
la PC y calcular el SFDR a partir de la FFT utilizando
la librer
´
ıa pysnr.
La interacci
´
on entre estos tres m
´
odulos permite estable-
cer un flujo continuo y coherente de adquisici
´
on: la etapa
anal
´
ogica prepara la se
˜
nal, la FPGA controla el muestreo y
el almacenamiento en SDRAM, y el entorno en PC finaliza
el proceso mediante la gesti
´
on de la comunicaci
´
on, el an
´
alisis
espectral y la visualizaci
´
on.
II-A. Implementaci
´
on en FPGA
El flujo de datos comienza con la recepci
´
on, desde la PC,
de una secuencia PRNG que define el patr
´
on de selecci
´
on
de los ADC del sistema time-interleaved. La transmisi
´
on se
realiza a trav
´
es del enlace UART y la secuencia se env
´
ıa
como un conjunto de valores (por ejemplo, bits o palabras) de
longitud configurable, consistente con la cantidad de muestras
a adquirir. Una vez recibida, la FPGA almacena la secuencia
temporalmente en su RAM interna, de modo de disponer de
acceso determin
´
ıstico y a baja latencia durante la etapa de
muestreo.
Durante la adquisici
´
on, en cada ciclo de muestreo la
l
´
ogica de control consulta el elemento correspondiente de
la secuencia almacenada y lo utiliza como se
˜
nal de control
para decidir qu
´
e conversor se habilita. En particular, dado
que el esquema de conmutaci
´
on impone restricciones para
evitar reactivar un mismo ADC antes de un n
´
umero m
´
ınimo
de ciclos, la secuencia recibida se interpreta como un patr
´
on
binario que selecciona entre los dos conversores habilitados
ISSN 2525-0159
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Original Article
Fig. 1: Arquitectura general del banco de pruebas: la PC env
´
ıa la secuencia PRNG y par
´
ametros de adquisici
´
on; la FPGA DE0-Nano controla la selecci
´
on de ADCs, sincronizaci
´
on
y almacenamiento en SDRAM; la interfaz en PC recibe, reordena y analiza las muestras para estimar el SFDR.
en ese instante. De este modo, la PRNG act
´
ua como entrada
externa al sistema y permite ensayar generadores con dife-
rentes propiedades estad
´
ısticas, manteniendo fijo el resto de
la arquitectura de control.
El c
´
odigo VHDL implementa adem
´
as el controlador de
la memoria externa SDRAM, utilizada para almacenar las
muestras digitalizadas, provenientes del banco de ADCs, as
´
ı
como la l
´
ogica de comunicaci
´
on con la interfaz gr
´
afica.
La SDRAM posee una capacidad de 32 MB, organizada en
4 bancos de 8192 filas por 512 columnas, con un ancho
de palabra de 16 bits. Su frecuencia m
´
axima de operaci
´
on
es de 143 MHz. El dispositivo admite refresco autom
´
atico
o manual y ofrece modos de escritura por r
´
afagas de 2,
4, 8 o p
´
agina completa. A partir de estas caracter
´
ısticas,
se desarrolla un controlador optimizado que administra los
tiempos de activaci
´
on, lectura/escritura y refresco din
´
amico
de los bancos de memoria, asegurando un flujo continuo de
muestras sin p
´
erdidas. El modo de escritura que se utiliza es
el de full page (p
´
agina completa). Sin embargo, el sistema
adquiere m
´
as muestras de las que pueden almacenarse en
una
´
unica p
´
agina de memoria y, adem
´
as, la SDRAM requiere
ciclos de refresco durante los cuales no puede recibir nuevos
datos. Para evitar la p
´
erdida de muestras y permitir una
adquisici
´
on continua, se incorpora un buffer intermedio entre
el controlador y la memoria, encargado de almacenar tem-
poralmente las muestras. De esta manera, el buffer permite
compatibilizar la velocidad de adquisici
´
on (60 MHz) con
la velocidad efectiva de escritura en memoria (120 MHz),
asegurando la transferencia continua de datos sin p
´
erdida de
informaci
´
on. La lectura se realiza de a dos posiciones, para
luego enviar los datos a la PC.
En la FPGA tambi
´
en se implementa la l
´
ogica de selecci
´
on
del ADC activo, ilustrada en la Fig. 2.
Este esquema de control garantiza que ning
´
un ADC vuel-
va a ser activado hasta transcurridos al menos dos ciclos
desde su
´
ultima selecci
´
on, evitando as
´
ı superar la frecuencia
m
´
axima de muestreo permitida para cada conversor. En este
caso, como se tiene M=4, en cada ciclo deben seleccionarse
´
unicamente dos ADC posibles. Por tal motivo, la secuencia
PRNG recibida y almacenada en la FPGA se reduce a
un patr
´
on binario compuesto exclusivamente por ceros y
unos, donde cada bit determina cu
´
al de los dos conversores
habilitados se utiliza en el ciclo correspondiente.
El ADC1175-50 [13] utilizado en la placa de adquisici
´
on
entrega su salida digitalizada tres ciclos de reloj despu
´
es de
Fig. 2: L
´
ogica de selecci
´
on de ADCs en la arquitectura time-interleaved aleatoria. La
elecci
´
on se restringe para evitar reactivar un ADC antes de transcurridos al menos dos
ciclos, respetando la frecuencia m
´
axima de muestreo de cada conversor.
haber tomado la muestra. Como consecuencia, los datos se
almacenan en memoria de manera desfasada respecto del
instante real de muestreo. Para resolver este problema, y
aprovechando que cada posici
´
on de memoria dispone de 16
bits, la FPGA almacena junto con cada muestra un identifi-
cador del ADC activo en el momento de la adquisici
´
on. De
esta forma, se logra un ordenamiento parcial de las muestras,
permitiendo que luego puedan reorganizarse completamente
en la interfaz gr
´
afica. El c
´
odigo tambi
´
en comunica a la
interfaz gr
´
afica, mediante flags (palabras de 8 bits), el estado
actual del proceso de muestreo. En la Fig. 3 se presenta un
diagrama en bloques que ilustra el control implementado en
la FPGA.
II-B. Interfaz de Control y Adquisici
´
on
La interfaz gr
´
afica se desarrolla utilizando el lengua-
je de programaci
´
on Python y el entorno de dise
˜
no Qt
Designer. Las librer
´
ıas PyQt5 y Matplotlib se em-
plean para implementar los controles interactivos y las
funcionalidades de visualizaci
´
on, permitiendo configurar y
visualizar el proceso de adquisici
´
on. La aplicaci
´
on se empa-
queta como un ejecutable mediante PyInstaller, lo que
facilita su uso como herramienta portable para PC.
La interfaz gr
´
afica permite al usuario configurar y su-
pervisar el proceso de adquisici
´
on de manera intuitiva y
segura. Desde la interfaz se puede seleccionar la secuencia
PRNG (almacenada en un archivo de texto) a enviar a la
FPGA y definir la cantidad de muestras entre cinco opciones
(1024, 16384, 65536, 262144 y 524288). La comunicaci
´
on
con la placa de adquisici
´
on se realiza mediante la librer
´
ıa
serial a 115 200 baudios, utilizando una configuraci
´
on
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Original Article
Fig. 3: Diagrama en bloques del control en FPGA: recepci
´
on de PRNG por UART, almacenamiento temporal en RAM interna, l
´
ogica de selecci
´
on de ADC, empaquetado de
muestra+ID de ADC, buffer intermedio y controlador SDRAM en modo full-page, y lectura para transmisi
´
on a la PC.
8N1 (1 bit de inicio, 8 bits de datos, 1 bit de parada y
sin paridad). Considerando que cada muestra transmitida est
´
a
compuesta por un byte de dato y un byte de identificaci
´
on,
la transferencia del m
´
aximo de 524 288 muestras implica el
env
´
ıo de 1 048 576 bytes (10 485 760 bits efectivos), lo que
resulta en un tiempo aproximado de 90 segundos por ensayo.
La interfaz gr
´
afica posee un flujo de datos bidireccional.
Inicialmente, antes de establecer la conexi
´
on con la FPGA,
permite al usuario configurar los par
´
ametros de adquisici
´
on,
incluyendo la cantidad de muestras y la secuencia PRNG.
Una vez realizada esta configuraci
´
on, se establece la comu-
nicaci
´
on con la placa DE0-Nano, que controla la adquisici
´
on
en la placa de captura y aplica los par
´
ametros seleccionados.
En el flujo inverso, los datos adquiridos por la placa Time-
Interleaving se env
´
ıan a la FPGA, donde se almacenan en
la SDRAM y se organizan internamente. Posteriormente, la
interfaz recibe las muestras, las ordena y ofrece la opci
´
on
de guardarlas en un archivo de texto en la PC. Finalmente,
la se
˜
nal se visualiza en tiempo real tanto en el dominio
temporal como en el espectro de potencia, y se calcula la
SFDR utilizando la librer
´
ıa pysnr [14], a partir del espectro
de potencia obtenido mediante una FFT con ventana Kaiser
(β = 38).
Para evitar errores de operaci
´
on, la interfaz incorpora un
mecanismo din
´
amico de bloqueo de la botonera: los controles
se habilitan o deshabilitan progresivamente seg
´
un el estado de
comunicaci
´
on y el avance del proceso, notificando al usuario
mediante cuadros de texto el estado de la adquisici
´
on. En la
Fig. 4 se muestra el dise
˜
no de la interfaz gr
´
afica, y en [15]
se puede acceder al c
´
odigo fuente.
II-C. Mejoras de Hardware
Se verifican tres optimizaciones sobre la placa de adquisi-
ci
´
on original para una futura implementaci
´
on:
Integridad de se
˜
nal de reloj: se agrega una resisten-
cia serie calculada experimentalmente (180 Ω) entre la
FPGA y los ADC para mitigar ringing y overshoot,
lo que permite aumentar la frecuencia de muestreo
hasta 72 MHz. En el dise
˜
no original, al aumentar la
frecuencia de muestreo, la se
˜
nal de reloj generada por
Fig. 4: Interfaz gr
´
afica desarrollada en Python/PyQt5 para configurar la adquisici
´
on,
cargar la secuencia PRNG, visualizar la se
˜
nal en el tiempo y en el espectro, y calcular
el SFDR a partir de la FFT (ventana Kaiser, β = 38).
la FPGA presenta ringing y overshoot en las l
´
ıneas
que conducen a cada ADC. Estos efectos producen
errores de muestreo cuando se intenta operar el sistema
a frecuencias mayores.
Etapa de adecuaci
´
on y filtrado: la etapa de entrada
de la placa original se compone de un bloque de
atenuaci
´
on ×10, implementado mediante una red resis-
tiva–capacitiva que asegura una elevada impedancia de
entrada, seguido de un buffer en configuraci
´
on seguidor
de tensi
´
on realizado con un amplificador operacio-
nal LM7171 [16]. Este buffer desacopla la etapa de
atenuaci
´
on del filtro antialiasing posterior, el cual se
implementa mediante un filtro pasabajos en cascada de
segundo orden utilizando dos amplificadores operacio-
nales adicionales del mismo modelo. En la Fig. 5 se
presenta un esquema de esta etapa de adecuaci
´
on y
filtrado.
El uso del amplificador LM7171 en la configuraci
´
on de
buffer introduce una variaci
´
on apreciable del offset de
continua en funci
´
on de la temperatura. Esta deriva se
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Original Article
Fig. 5: Etapa anal
´
ogica original de adecuaci
´
on y filtrado: atenuaci
´
on ×10, buffer con LM7171 y filtro antialiasing pasabajos en cascada. El redise
˜
no propuesto reemplaza el
buffer por LMH6611 para reducir deriva t
´
ermica de offset y utiliza un filtro pasabajos multi-feedback de segundo orden.
asocia principalmente a cambios en la corriente de bias
del dispositivo, que, debido al elevado valor resistivo
presente en la entrada no inversora de la etapa de
atenuaci
´
on, se traducen en un desplazamiento del nivel
de continua superior a 8 mV, equivalente a un LSB
del ADC empleado. Como consecuencia, esta deriva
t
´
ermica introduce errores en la adquisici
´
on de la se
˜
nal.
Una soluci
´
on aplicada inicialmente consiste en reducir
el valor de la resistencia de entrada, disminuyendo as
´
ı
el efecto de la corriente de bias sobre el offset. Sin
embargo, esta modificaci
´
on compromete la impedancia
de entrada del sistema, una caracter
´
ıstica que se busca
preservar.
Como alternativa superadora, se redise
˜
na la etapa de
entrada reemplazando el amplificador LM7171 por un
LMH6611 [17]. Este dispositivo presenta una variaci
´
on
de corriente de bias significativamente menor frente a
cambios de temperatura, lo que permite estabilizar el
nivel de continua y, al mismo tiempo, restituir y aumen-
tar la impedancia de entrada del circuito. Asimismo, la
etapa de filtrado en cascada se reemplaza por un
´
unico
filtro pasabajos de segundo orden con topolog
´
ıa multi-
feedback, implementado con un amplificador LM7171
y una frecuencia de corte de aproximadamente 36 MHz,
superior a la de la placa original (30 MHz).
Optimizaci
´
on de PCB: se reduce el
´
area total de la
placa en aproximadamente un 10 %, integrando las me-
joras anal
´
ogicas propuestas y eliminando componentes
redundantes presentes en la versi
´
on original. El nuevo
dise
˜
no se desarrolla en Altium Designer [18], aplicando
criterios estrictos de integridad de se
˜
nal, distribuci
´
on de
planos de alimentaci
´
on y control de impedancias, ga-
rantizando as
´
ı una arquitectura m
´
as compacta, ordenada
y preparada para una futura implementaci
´
on f
´
ısica del
sistema.
En la Fig. 6 se muestra el dise
˜
no de PCB del sistema.
La regi
´
on sombreada en azul corresponde a la etapa de
adecuaci
´
on y filtrado de se
˜
nal, compuesta por los am-
plificadores U10 (LMH6611) y U11 (LM7171). Asimis-
mo, la zona resaltada en rojo identifica las resistencias
a
˜
nadidas entre los pines GPIO de la FPGA y cada ADC.
Fig. 6: Dise
˜
no de PCB propuesto: en azul, la etapa anal
´
ogica de adecuaci
´
on y filtrado;
en rojo, resistencias serie entre GPIO de la FPGA y los ADCs para mejorar integridad
del reloj y habilitar mayor frecuencia de muestreo.
III. VALIDACI
´
ON DEL CONTROL DE MEMORIA Y
COMUNICACI
´
ON
Antes de la integraci
´
on final, se realizan ensayos unitarios
del controlador SDRAM y de la comunicaci
´
on con la PC.
Se emplea un m
´
odulo UART–USB conectado al GPIO de la
FPGA, logrando un enlace estable a 115 200 baudios. Con
esta interfaz se valida la escritura y lectura en modo full-page
(512 posiciones), enviando comandos desde la PC mediante
Docklight [19].
El controlador de memoria permite almacenar y recuperar
m
´
as de 500 000 muestras por ensayo, manteniendo la cohe-
rencia temporal entre el flujo de adquisici
´
on (60 MHz) y el
de escritura (120 MHz). La simulaci
´
on del sistema completo
en ModelSim confirma la correcta correspondencia entre la
secuencia pseudoaleatoria enviada desde la interfaz y el orden
de muestreo de los ADCs.
Finalmente, el conjunto es validado experimentalmente so-
bre la placa DE0-Nano, comprob
´
andose la lectura secuencial
desde la SDRAM y la transmisi
´
on de las muestras hacia la
PC sin p
´
erdida de informaci
´
on.
IV. ENSAYOS DE DESEMPE
˜
NO COMPARATIVO
Para evaluar la efectividad del sistema, se realizaron me-
diciones utilizando distintos generadores pseudoaleatorios,
incluyendo LFSR y secuencias producidas en MATLAB.
Adem
´
as, se emplean otro tipos de se
˜
nales (como diente
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https://doi.org/10.37537/rev.elektron.10.1.226.2026
Original Article
de sierra o cuadrada) con el fin de observar el proceso de
adquisici
´
on y su representaci
´
on en el dominio temporal. El
an
´
alisis de los espectros obtenidos muestra una disminuci
´
on
notable de los tonos espurios cuando se emplea selecci
´
on
aleatoria de ADCs, alcanzando mejoras en el SFDR de hasta
18 dB respecto al muestreo peri
´
odico.
Asimismo, se analizaron y validaron de manera indepen-
diente cada propuesta de mejora en la etapa anal
´
ogica (prin-
cipalmente la incorporaci
´
on de resistencias serie de 180 Ω
en las l
´
ıneas de reloj y el redise
˜
no del filtro de entrada con
frecuencia de corte de 36 MHz) que permitirian aumentar la
frecuencia efectiva de muestreo hasta 72 MHz.
La validaci
´
on de la resistencia serie se realiza mediante
una placa experimental que replica la salida de reloj de
la FPGA a trav
´
es de un GPIO y un capacitor SMD que
emula la capacidad de entrada del ADC. La resistencia se
intercala entre ambos nodos y se efect
´
uan las mediciones
correspondientes, mientras que el valor
´
optimo de 180 Ω se
define previamente a partir de simulaciones en LTspice.
Por su parte, el desempe
˜
no del nuevo filtro pasabajos y
de la etapa de adecuaci
´
on se verifica mediante una placa
experimental en tecnolog
´
ıa SMD que integra la etapa de
atenuaci
´
on y el filtro redise
˜
nado. La respuesta en frecuencia
se mide utilizando un analizador de espectro, confirmando
el correcto funcionamiento del conjunto y la frecuencia de
corte establecida.
Adicionalmente, para analizar la estabilidad t
´
ermica de la
etapa de atenuaci
´
on, se monta un banco compuesto por un
volt
´
ımetro y una fuente de aire caliente regulable, utilizada
para incrementar de manera controlada la temperatura del
circuito. Las mediciones, realizadas a la salida del conjunto
de ambas etapas, evidencian una variaci
´
on de offset inferior a
5 mV en el rango de 30 °C a 65 °C, manteniendo la linealidad
y estabilidad del sistema.
V. RESULTADOS Y DISCUSI
´
ON
Las pruebas experimentales se realizan sobre el PCB origi-
nal de adquisici
´
on, empleando una se
˜
nal senoidal de 1 MHz
con diferentes secuencias pseudoaleatorias cargadas desde
la interfaz. Se eval
´
uan PRNGs lineales (LFSR) compuestos
por secuencias de 65 536 valores (equivalentes a la cantidad
de muestras adquiridas). Para modificar el grado de alea-
toriedad de la secuencia, se emplean polinomios primitivos
de longitudes entre 3 y 16 bits, variando as
´
ı la posici
´
on
de los taps del registro, cada uno con un estado inicial
distinto. Adem
´
as, se analizan secuencias generadas mediante
funciones aleatorias de MATLAB como la rand. Para cada
ensayo, el SFDR se calcula y grafica utilizando la librer
´
ıa
mencionada previamente, la cual realiza la Transformada
R
´
apida de Fourier (FFT) aplicando una ventana Kaiser con
par
´
ametro β = 38, manteniendo este criterio de procesa-
miento en todas las comparaciones con el fin de garantizar
la consistencia y reproducibilidad de los resultados.
El sistema alcanza una transmisi
´
on estable a 115 200 bau-
dios, permitiendo almacenar hasta 524 288 muestras por
ensayo. Los resultados muestran una reducci
´
on notable de
los tonos espurios cuando se aplica selecci
´
on aleatoria de
ADCs, logrando mejoras en el SFDR de hasta 18 dB respecto
al muestreo peri
´
odico. La Fig. 7 ilustra la diferencia en
los espectros obtenidos al comparar una secuencia peri
´
odica
con una generada mediante la funci
´
on rand de MATLAB,
configurada para tener la misma longitud que la cantidad de
muestras adquiridas, es decir, 65 536 valores.
En la Fig. 8 se presenta la comparaci
´
on entre secuencias
generadas mediante LFSR con distintos polinomios primi-
tivos. En primer lugar, se analiza un LFSR de 16 bits,
cuyo polinomio primitivo produce una secuencia de per
´
ıodo
m
´
aximo, de longitud 2
16
− 1, lo que garantiza un alto grado
de aleatoriedad. Asimismo, se eval
´
ua un LFSR de 12 bits,
cuyo per
´
ıodo reducido 2
12
− 1 implica una mayor repetici
´
on
de la secuencia. En ambos casos, los resultados obtenidos
son comparables a los generados mediante la funci
´
on rand
de MATLAB.
Al reducir a
´
un m
´
as la longitud del registro y emplear
polinomios primitivos de 10 y 8 bits, se observa en la Fig.
Fig. 7: Comparaci
´
on de espectros de potencia para N = 65 536 muestras y
se
˜
nal senoidal de 1 MHz: (arriba) selecci
´
on peri
´
odica de ADCs; (abajo) selecci
´
on
aleatoria usando secuencia generada con rand de MATLAB. La randomizaci
´
on dispersa
componentes espurias y mejora el SFDR.
Fig. 8: Espectros de potencia con selecci
´
on aleatoria basada en LFSR: (arriba) LFSR de
16 bits (per
´
ıodo m
´
aximo 2
16
− 1); (abajo) LFSR de 12 bits (2
12
− 1). Para longitudes
altas, el desempe
˜
no en SFDR resulta comparable al de secuencias pseudoaleatorias
generadas en MATLAB.
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9 que la SFDR comienza a disminuir. Esto se debe a que
una menor longitud del LFSR reduce la aleatoriedad de la
secuencia, haciendo m
´
as visibles las componentes espurias
asociadas a la t
´
ecnica de time-interleaving.
Finalmente, al emplear polinomios primitivos de 5 y 3
bits, la SFDR converge hacia la obtenida para una se
˜
nal
de muestreo estrictamente peri
´
odica, como se observa en
la Fig. 10. En este caso, la longitud reducida del LFSR
disminuye significativamente la aleatoriedad de la secuencia,
lo que realza las componentes asociadas al time-interleaving
y hace que los tonos spurios correspondientes se manifiesten
con mayor claridad en el espectro.
En la Fig. 11 se presenta el gr
´
afico de SFDR correspon-
diente al ADC ADC1175-50, obtenido de su hoja de datos.
Para una se
˜
nal de entrada de 1.3 MHz, a una temperatura
de 30 °C y con una frecuencia de muestreo de 50 MHz, se
observa que un ADC individual alcanza una SFDR del orden
de 56 dB. En comparaci
´
on, al emplear secuencias altamente
aleatorias para la conmutaci
´
on de los cuatro ADC del sistema
time-interleaved, se obtiene una SFDR de hasta 55 dB, valor
Fig. 9: Efecto de reducir la longitud del LFSR sobre el espectro: (arriba) 10 bits; (abajo)
8 bits. La menor longitud incrementa la repetici
´
on del patr
´
on de selecci
´
on, haciendo
m
´
as visibles componentes asociadas al time-interleaving y reduciendo el SFDR.
Fig. 10: LFSR de longitud reducida: (arriba) 5 bits; (abajo) 3 bits. Al disminuir la
aleatoriedad, el espectro converge hacia el caso peri
´
odico y las espurias de interleaving
se realzan, degradando el SFDR.
Fig. 11: SFDR del ADC1175-50 reportado por el fabricante (Texas Instruments) como
referencia de desempe
˜
no para un conversor individual. Se utiliza para contrastar el
SFDR del sistema time-interleaved bajo distintas secuencias de selecci
´
on.
muy cercano al especificado para un
´
unico conversor.
Respecto a las mejoras de hardware, tal como se menciona
previamente, la incorporaci
´
on de una resistencia de 180 Ω
entre la salida del reloj y cada ADC permite incrementar la
frecuencia de muestreo del sistema. En esta configuraci
´
on,
el principal factor limitante pasa a ser la velocidad de la
memoria SDRAM, que admite un reloj m
´
aximo de 143 MHz.
Dado que para un funcionamiento correcto la frecuencia de
la SDRAM debe ser el doble de la frecuencia de muestreo,
el sistema puede operar con una frecuencia de muestreo
de hasta aproximadamente 72 MHz. En conjunto con esta
modificaci
´
on, se integra un filtro pasabajos de segundo orden
con respuesta plana hasta 35 MHz, adecuado para el nuevo
r
´
egimen de operaci
´
on. Asimismo, la incorporaci
´
on de un
nuevo amplificador operacional en la etapa de entrada in-
crementa la impedancia de entrada del sistema, manteniendo
el error de offset t
´
ermico por debajo de 5 mV en el rango de
temperaturas comprendido entre 30 °C y 65 °C.
Finalmente, todas estas mejoras fueron incorporadas en un
nuevo dise
˜
no de PCB, logrando una reducci
´
on del
´
area del
10 %.
VI. CONCLUSIONES Y TRABAJO FUTURO
El proyecto permiti
´
o implementar exitosamente el banco
de prueba para sistemas de adquisici
´
on Time-Interleaving,
verificando el efecto de distintas secuencias pseudoaleatorias
en la distorsi
´
on espectral de la se
˜
nal (SFDR). Se observaron
diferencias en el desempe
˜
no seg
´
un el tipo de secuencia
utilizada, lo que confirma la importancia de la selecci
´
on
aleatoria de ADCs para mejorar la calidad de la adquisici
´
on.
Como trabajo futuro, se propone evaluar otros generadores
de secuencias, con el objetivo de optimizar a
´
un m
´
as el SFDR
y ampliar el an
´
alisis del comportamiento del sistema en
distintos escenarios de adquisici
´
on.
DECLARACI
´
ON DE DISPONIBILIDAD DE DATOS
El software desarrollado para este trabajo, correspondiente
a la interfaz utilizada para la adquisici
´
on y an
´
alisis de se
˜
nales,
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Original Article
se encuentra disponible p
´
ublicamente en [15]. Los datos que
respaldan los resultados de este estudio est
´
an disponibles a
partir del autor de correspondencia previa solicitud razonable.
CREDIT DECLARACI
´
ON DE CONTRIBUCI
´
ON DE AUTOR
´
IA
Ezequiel D. Rodriguez: Conceptualizaci
´
on; investigaci
´
on;
an
´
alisis formal; software; validaci
´
on; visualizaci
´
on; adminis-
traci
´
on del proyecto; redacci
´
on – borrador original. Matias
Medina: Conceptualizaci
´
on; validaci
´
on; supervisi
´
on; admi-
nistraci
´
on del proyecto. Lucas A. Rabioglio: Conceptualiza-
ci
´
on; validaci
´
on; visualizaci
´
on; supervisi
´
on; administraci
´
on
del proyecto; redacci
´
on – borrador original. M. Celeste
Cebedio: Validaci
´
on; visualizaci
´
on; redacci
´
on – borrador
original. Luciana De Micco: Validaci
´
on; visualizaci
´
on; su-
pervisi
´
on; redacci
´
on – borrador original.
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